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Temario del curso
Fundamentos de la Arquitectura RISC-V y Visión General del Ecosistema
Paísaje del ISA RISC-V y Adopción en la Industria
- Filosofía ISA abierta y paisaje de estandarización de RISC-V International
- Modelo mental de RISC-V: Arquitectura Load-Store, Registro Archivo (Register File), Ordenamiento de bytes
- Comparación con ARM, x86 y POWER: Compensaciones para arquitecturas de computación heterogénea
- Evaluación de la madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio de código abierto
- Interfaces estandarizadas: RISC-V Privileged ISA, Capa de Abstracción de Software de Máquina (MSBL)
Modelos de Memoria y Cumplimiento ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento ABI para portabilidad binaria entre plataformas
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en Ensamblador RISC-V y Toolchain del Compilador
Programación de Instrucciones de Bajo Nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M) y operaciones atómicas (A)
- Estrategias de programación sensibles al tamaño de palabra (bitness) para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Competencia en Toolchain del Compilador
- Toolchain de compilador basada en LLVM: Clang, LLVM, Binutils para cruce de plataforma RISC-V
- Scripts de enlazador, secciones y configuración del diseño de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfilamiento
- Flujos de trabajo de desarrollo de toolchain de código abierto: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de Sistemas Embebidos y Sistemas Operativos en Tiempo Real
Programación Bare-Metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones sin costo, gestión de memoria insegura y desarrollo bare-metal
- Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/M (Entrada/Salida) mapeada a memoria
- Desarrollo de BSP (Board Support Package) para RTOS Zephyr y Buildroot con objetivos RISC-V
- Interfaz con periféricos: GPIO, I2C, SPI, UART y programación de controladores DMA
Optimización de Potencia y Rendimiento
- Apagado de relojes (clock gating), gestión de dominios de potencia y optimización de modos de bajo consumo
- Análisis de rendimiento ciclo a ciclo con perfiladores de simulación y contadores de rendimiento de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del Kernel de Linux y Bootloader para RISC-V
Ecosistema de Firmware de Arranque y Bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de bootloader
- UEFI/EDK II en RISC-V: desarrollo de la pila moderna de arranque de firmware
- Porting de Coreboot y U-Boot para computadoras de placa única RISC-V
Integración del Kernel de Linux
- Contribuciones al kernel principal de RISC-V: superposiciones de árbol de dispositivos (device tree), topología de CPU y desarrollo de controladores para controlador de interrupciones (AIA)
- Desarrollo de BSP de proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedorización (Docker, Kubernetes) en sistemas host RISC-V
Diseño de SoC RISC-V y Prototipado con FPGA
Arquitectura e Integración de SoC Multicore
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multicore RISC-V
- Coherencia de caché Axi4/CHI y protocolos de comunicación entre procesadores
- Integración de IP de código abierto: OpenCores, ChIPS Framework y componentes RTL de proveedores
- Diseño de matriz de bus e integración del controlador de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de Procesadores Basado en FPGA
- Síntesis e implementación en FPGA del núcleo RISC-V (ej. BOOM, VexRiscv, PULP)
- Métodoología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones Vectoriales RISC-V y Aceleración Específica de Dominio
Análisis Profundo de la Extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-acumulada fusionada vectorial (VFMA) y aceleración de cálculo matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño de Instrucciones Personalizadas DSP y Específicas de Dominio
- Diseño de aceleradores específicos de dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones del frontend del compilador para la generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y Machine Learning Edge en RISC-V
Diseño e Integración de NPU para Procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal (NPU): matrices silicoides, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantificación de modelos (INT8, INT4, FP8) para despliegue edge en RISC-V
- Compatibilidad de frameworks: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge con objetivos RISC-V
Computación Heterogénea para Cargas de Trabajo de IA
- Co-diseño del CPU host RISC-V con el acelerador NPU de IA para pipelines de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión de ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y de potencia para sistemas de inferencia AI edge
Seguridad Hardware y Computación Confidencial en RISC-V
Protección de Memoria Física y Ejecución de Confianza
- Protección de Memoria Física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave de Confianza/TEE para RISC-V: integración de OP-TEE, entornos de ejecución confidencial clase SEV
- Seguridad de la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración Criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía post-cuántica (PQC) para procesadores RISC-V de nueva generación
- Técnicas de mitigación de ataques de canal lateral: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Diseño de Arquitectura Personalizada Avanzada y Extensiones ISA
Arquitectura Específica de Dominio y Extensiones de Instrucción Personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto ABI y proceso de envío a la especificación de RISC-V International
- Diseño personalizado del registro archivo con CBAR (Registros Base Personalizados) para despachar operandos
- Pipelining de instrucciones, detección de hazards y modificaciones de tubería para extensiones personalizadas
Verificación y Aprobación Final de Modificaciones de Arquitectura Personalizada
- Diseño de testbenches para extensiones personalizadas: generación de estímulo dirigido versus estocástico acotado
- Marcos de prueba de regresión y verificación impulsada por cobertura para modificaciones arquitecturales
- Pruebas de interoperabilidad: aseguramiento de que las instrucciones personalizadas funcionen dentro de los límites ABI establecidos
Aplicaciones Automotrices y Críticas para la Seguridad en RISC-V
Cumplimiento de Estándares Funcionales y Automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotrices RISC-V
- Clasificación ASIL-Q y desarrollo del manual de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en lockstep y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones Industriales de Tiempo Real y Computación Edge
- Cumplimiento IEC 61508 SIL y programación determinista en plataformas multicore RISC-V
- Desarrollo de gateway IoT industrial con RISC-V: conectividad, análisis edge y sistemas de actualización de firmware OTA
Proyecto Final: Desarrollo de Sistema RISC-V de Extremo a Extremo
Proyecto de Ciclo Completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con testbenches UVM y cobertura de verificación formal
- Prototipado FPGA, desarrollo de firmware de arranque e integración de pila de controladores bare-metal
- Personalización de BSP de Linux y toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo AI: integración NPU, cuantificación de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación al equipo multifuncional
Requerimientos
Ninguno.
21 Horas
Reseñas (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
