Gracias por enviar su consulta! Uno de los miembros de nuestro equipo se pondrá en contacto con usted en breve.
Gracias por enviar su reserva! Uno de los miembros de nuestro equipo se pondrá en contacto con usted en breve.
Temario del curso
Fundamentos de la arquitectura RISC-V y visión general del ecosistema
Paísaje de ISA de RISC-V y adopción industrial
- Filosofía de ISA abierto y el paisaje de estandarización de RISC-V International
- Modelo mental de RISC-V: arquitectura Load-Store, registro de registros, ordenamiento de bytes
- Comparación con ARM, x86 y POWER: compromisos para arquitecturas de computación heterogénea
- Evaluación de madurez del ecosistema: SiFive, T-Head, Western Digital y la creciente comunidad de silicio open-source
- Interfaces estandarizadas: ISA Privilegiado de RISC-V, Capa de Abstracción de Software para Máquina (MSBL)
Modelos de memoria y cumplimiento del ABI
- Especificación de Arquitectura No Privilegiada: mapa de CSR, manejo de excepciones y jerarquías de memoria
- Conjuntos de instrucciones RV32I / RV64I y cumplimiento del ABI para portabilidad binaria multiplataforma
- Convenciones de ordenamiento de memoria e instrucciones de barrera para sistemas multiprocesador
Programación en ensamblador RISC-V y toolchain de compiladores
Programación de instrucciones de bajo nivel
- Extensiones de instrucciones enteras base (I), Multiplicación/División (M), operaciones atómicas (A)
- Estrategias de programación conscientes del tamaño de palabra para objetivos RISC-V de 32 y 64 bits
- Convenciones de llamada y gestión del marco de pila para sistemas de software embebido y en tiempo real
Dominio de la toolchain de compiladores
- Toolchain de compiladores basada en LLVM: Clang, LLVM, Binutils para compilación cruzada RISC-V
- Scripts de enlazador, secciones y configuración del layout de memoria para entornos bare-metal y RTOS
- Intrínsecos del compilador, niveles de optimización y ajuste de código basado en perfiles
- Flujos de trabajo de desarrollo de toolchain open-source: construcción, pruebas y empaquetado de toolchains GCC/Clang personalizadas
Desarrollo de sistemas embebidos y sistemas operativos en tiempo real
Programación bare-metal y RTOS
- Programación de sistemas en Rust para RISC-V: abstracciones de costo cero, gestión insegura de memoria y desarrollo bare-metal
- Entornos No-Std: enlazadores personalizados, desarrollo de controladores de dispositivos y E/S mapeada en memoria
- Desarrollo de BSP para RTOS Zephyr y Buildroot para objetivos RISC-V
- Interfaz de periféricos: GPIO, I2C, SPI, UART y programación del controlador DMA
Optimización de potencia y rendimiento
- Gateado de reloj, gestión de dominios de energía y optimización de modos de bajo consumo
- Análisis de rendimiento preciso por ciclo con perfiles de simulación y contadores de hardware
- Ajuste de latencia de interrupciones en tiempo real para aplicaciones críticas para la seguridad
Desarrollo del kernel de Linux y bootloader para RISC-V
Ecosistema de firmware de arranque y bootloader
- OpenSBI (implementación de la especificación SBI): desarrollo de firmware de arranque
- UEFI/EDK II en RISC-V: desarrollo de la pila de arranque de firmware moderno
- Porting de Coreboot y U-Boot para computadoras de placa única (SBC) con RISC-V
Integración del kernel de Linux
- Contribuciones al kernel mainline de RISC-V: superposiciones de árbol de dispositivos, topología de CPU y desarrollo de controladores para controladores de interrupciones (AIA)
- Desarrollo de BSP del proveedor y configuración del kernel para plataformas SoC personalizadas
- Soporte de sistema de archivos, pila de red y soporte de contenedorización (Docker, Kubernetes) en sistemas anfitriones RISC-V
Diseño de SoC RISC-V y prototipado con FPGA
Arquitectura e integración de SoC multinúcleo
- Metodologías de diseño de Network-on-Chip (NoC) para procesadores multi-núcleo RISC-V
- Coherencia de caché y protocolos de comunicación interprocesador Axi4/CHI
- Integración de IP open-source: OpenCores, Framework ChIPS y componentes RTL del proveedor
- Diseño de matriz de buses e integración de controladores de memoria (DDR, SRAM, eMMC, PCIe)
Prototipado de procesador basado en FPGA
- Síntesis e implementación de FPGA del núcleo RISC-V (por ejemplo, BOOM, VexRiscv, PULP)
- Métodoología de verificación funcional basada en Aserciones SystemVerilog (SVA) y UVM
- Herramientas de verificación formal y pruebas basadas en propiedades para la validación del núcleo RISC-V
Extensiones vectoriales RISC-V y aceleración específica del dominio
Análisis profundo de la extensión RVV (RISC-V Vector)
- Carga/almacenamiento vectorial, multiplicación-suma fusionada vectorial (VFMA) y aceleración de cálculo matricial
- Operaciones vectoriales de longitud variable (VL, VLEN) para ejecución SIMD optimizada por carga de trabajo
- Operaciones de máscara vectorial, control de segmentos y flexibilidad de tipos de datos para cargas de trabajo DSP y ML
Diseño personalizado de DSP e instrucciones específicas del dominio
- Diseño de aceleradores específicos del dominio mediante extensiones personalizadas e interfaces de operandos basadas en CBAR
- Modificaciones al frontend del compilador para generación de instrucciones personalizadas y emisión de código
- Estrategias de partición hardware-software para la integración de aceleradores en SoCs de producción
Aceleración de IA y aprendizaje automático en el borde sobre RISC-V
Diseño e integración de NPU para procesadores RISC-V
- Arquitectura de Unidad de Procesamiento Neuronal: arreglos sístolicos, núcleos tensoriales y compresión de pesos para aceleración de IA en chip
- Técnicas de cuantización de modelos (INT8, INT4, FP8) para implementación en el borde sobre RISC-V
- Compatibilidad de marcos: TensorFlow Lite Micro, ONNX Runtime y PyTorch Edge en objetivos RISC-V
Computación heterogénea para cargas de trabajo de IA
- Codiseño del CPU anfitrión RISC-V con acelerador de IA NPU para tuberías de inferencia en tiempo real
- Optimización del subsistema de memoria: gestión del ancho de banda HBM/DDR para pesos y activaciones de modelos ML
- Presupuesto térmico y energético para sistemas de inferencia de IA en el borde
Seguridad de hardware y computación confidencial en RISC-V
Protección de memoria física y ejecución de confianza
- Protección de memoria física (PMP) y mecanismos de seguridad del caminante de tablas de páginas
- Arquitecturas de Enclave Seguro/TEE para RISC-V: integración OP-TEE, entornos de ejecución de confianza clase SEV
- Seguridad en la cadena de arranque: raíz de confianza, arranque seguro y atestación de lanzamiento medido
Aceleración criptográfica
- Extensiones criptográficas RISC-V (Zk, Zkr, K): aceleración de SHA, AES, RSA, RSA-PSS y ECC
- Integración de criptografía poscuántica (PQC) para procesadores RISC-V de próxima generación
- Técnicas de mitigación de ataques por canales laterales: programación de tiempo constante, enmascaramiento y generadores de números aleatorios de hardware
Arquitectura personalizada avanzada y diseño de extensiones ISA
Arquitectura específica del dominio y extensiones de instrucciones personalizadas
- Metodología de diseño de extensiones ISA: codificación, tablas de codificación, análisis de impacto en el ABI y proceso de presentación de especificaciones a RISC-V International
- Diseño de archivos de registros personalizados con CBAR (Registros de Base Direccional Personalizados) para despachado de operandos
- Pipelining de instrucciones, detección de peligros y modificaciones de tubería para extensiones personalizadas
Verificación y aprobación de modificaciones de arquitectura personalizada
- Diseño de bancos de prueba para extensiones personalizadas: generación dirigida frente a estímulos aleatorios con restricciones
- Marco de pruebas de regresión y verificación impulsada por cobertura para modificaciones arquitectónicas
- Pruebas de interoperabilidad: asegurar que las instrucciones personalizadas funcionen dentro de los límites ABI establecidos
Aplicaciones automotrices y RISC-V críticas para la seguridad
Cumplimiento de seguridad funcional y estándares automotrices
- Cumplimiento de seguridad funcional ISO 26262 para procesadores automotores RISC-V
- Clasificación ASIL-Q y desarrollo de manuales de seguridad para IP de silicio RISC-V
- Manejo determinista de interrupciones, pares de núcleos en bucle sincronizado (lockstep) y protección de memoria para sistemas RISC-V críticos para la seguridad
Aplicaciones industriales en tiempo real y computación en el borde
- Cumplimiento SIL IEC 61508 y programación determinista en plataformas multicore RISC-V
- Desarrollo de pasarelas Industrial IoT con RISC-V: conectividad, análisis en el borde y sistemas de actualización de firmware OTA
Proyecto final: desarrollo completo de sistemas RISC-V
Proyecto de ciclo de vida completo
- Especificación de arquitectura: diseño de extensiones ISA y configuración del núcleo para un caso de uso definido
- Implementación RTL en SystemVerilog con bancos de prueba UVM y cobertura de verificación formal
- Prototipado en FPGA, desarrollo de firmware de arranque e integración de pila de controladores bare-metal
- BSP de Linux y personalización de toolchain para el núcleo RISC-V personalizado
- Despliegue de carga de trabajo de IA: integración NPU, cuantización de modelos y evaluación comparativa de rendimiento
- Validación de seguridad: aplicación de PMP, arranque seguro y evaluación comparativa de aceleración criptográfica
- Documentación de arquitectura técnica, análisis de estrategia IP y presentación ante equipos multifuncionales
21 Horas
Testimonios (2)
Las explicaciones y la interactividad del instructor fueron excelentes; realmente llevó el tema muy bien. Aunque probablemente no tenía suficiente experiencia, ¡aprendí mucho de ello!
Pieter Bruynseels - Spot Buy Center BV
Curso - Design Patterns
Traducción Automática
Me gustó la plataforma que usamos. Fue realmente agradable y fácil de usar. Me gustó la sección de TypeScript, en particular la parte sobre espacios de nombres y módulos.
Robert - DB Global Technology
Curso - JavaScript - Advanced Programming
Traducción Automática
